지난 글에서 패키징 기술의 진화를 통해 2.5D·3D 적층 방식을 살펴봤다면, 이번에는 그 대표 사례이자 최근 AI 반도체 공급망의 핵심 병목으로 떠오른 기술, TSMC의 **CoWoS(Chip on Wafer on Substrate)**를 다룹니다.
CoWoS란 무엇인가
CoWoS는 이름 그대로 웨이퍼 위에 칩(Chip on Wafer)을 먼저 결합한 뒤, 이를 다시 기판(Substrate) 위에 얹는 2.5D 패키징 기술입니다. GPU나 AI 가속기 같은 로직 다이와 HBM(고대역폭 메모리) 다이를 하나의 실리콘 인터포저 위에 나란히 배치해, 두 다이 사이를 매우 짧고 촘촘한 배선으로 직접 연결합니다.
왜 AI 반도체에 CoWoS가 필수인가
AI 연산은 막대한 데이터를 GPU와 메모리 사이에서 끊임없이 주고받아야 합니다. 일반적인 패키징 방식으로는 로직 칩과 메모리 사이의 배선 거리가 길어 신호 지연과 전력 소모가 커지는데, CoWoS는 인터포저를 통해 이 거리를 극단적으로 줄여 대역폭을 비약적으로 높입니다. 엔비디아의 최신 AI 가속기들이 HBM을 GPU 옆에 나란히 배치하는 구조를 쓰는 것도 바로 이 CoWoS 기술 덕분입니다.
CoWoS 공급 부족이 AI 산업의 병목이 된 이유
최근 AI 반도체 수요가 폭발적으로 늘면서, 정작 로직 칩 생산 능력보다 CoWoS 패키징 생산 능력이 부족해지는 역전 현상이 발생했습니다. TSMC가 사실상 독점적으로 이 기술을 대량 양산할 수 있는 유일한 기업이기 때문에, AI 가속기 기업들은 칩 설계를 마쳐도 CoWoS 패키징 생산 순서를 기다려야 하는 상황에 놓이기도 했습니다. 이는 첨단 반도체 산업에서 병목이 더 이상 전공정 미세화가 아니라 후공정 패키징으로 옮겨가고 있다는 신호로 해석됩니다.
CoWoS의 다양한 변형: CoWoS-S, CoWoS-L
TSMC는 인터포저 소재와 구조에 따라 CoWoS를 여러 버전으로 발전시키고 있습니다. 실리콘 인터포저를 사용하는 CoWoS-S, 여러 개의 작은 인터포저를 재배선층으로 연결하는 CoWoS-L 등이 대표적이며, 이는 앞서 다룬 칩렛 전략과도 맞물려 더 많은 다이를 하나의 패키지에 통합하는 방향으로 진화하고 있습니다.
마치며
CoWoS는 AI 시대의 반도체 경쟁이 더 이상 미세공정 하나만으로 결정되지 않는다는 것을 보여주는 대표 사례입니다. 지금까지 웨이퍼 제조부터 첨단 패키징까지 전공정과 후공정을 순서대로 살펴봤으니, 다음 글부터는 이렇게 완성된 반도체가 실제 산업구조 속에서 어떻게 사업화되는지, 파운드리와 IDM의 비즈니스 모델 차이를 다뤄보겠습니다.
Leave a Reply